关于verilog赋值 HDL中的赋值语句参考书目：《verilog赋值 HDL程序设计与应用》王伟编著
连续赋值与过程赋值的区别：
| 与周围其他语句有关 | 等号右端操作数的值发生变化时 |
连续赋值适用于线网，过程赋值适用于寄存器但是还有一类赋值方式，它既能对线網赋值也能对寄存器赋值（但不能是寄存器的位选择或部分选择）这种赋值方式被称为过程性连续赋值。它属于过程赋值而非连续赋值所以他能出现在always和initial语句中（连续赋值语句不可以出现在always和initial语句中）。并且这种赋值语句也有连续赋值的特征在过程性连续赋值语句中，右端表达式中操作数的任何变化都会引起赋值语句重新执行
两种过程性连续赋值举例：
（1）assign- deassign（赋值-重新赋值）assign用于对寄存器赋值（不鈳用于线网赋值），deassign用于取消之前由assign赋值给某寄存器的值也就是说，使用assign给寄存器赋值之后这个值将一直保持在这个寄存器上，直到遇到deassign为止
以上的程序段，第一个always会将Q的值赋为D第二个always语句在Clr的值发生变化时执行，若Clr 是由高电平变为低电平则assign有效，并一直保持这個赋值（直到遇到deassign）这时尽管第一个always也在执行（Clk的下降沿是不会起作用的），Q的值会一直保持“assign Q = 0；”直到Clr来一个高电平为止（deassign Q语句执荇）。
（2）force- release（强制-释放虽然它也可以用于对寄存器赋值，但主要用于线网赋值）
当force语句应用于寄存器时寄存器当前值被force覆盖，当release语句應用于寄存器时寄存器当前值将保持不变直到被重新赋值。
force colt[1：0]=3；//不合法寄存器的部分选择不可以设为过程性连续赋值的目标
