fifo的异步fifo深度计算是不是一般是2的指数倍关系

来源：蜘蛛抓取(WebSpider) 时间：2016-08-31 07:34 标签： 羊水指数与羊水深度
fpga调用fifo,fifo深度1万多是资源会消耗很多吗,一般调用是调用多大的_百度知道查看: 2730|回复: 2
STM32F103关于CAN的接收FIFO深度的疑惑？
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&STM32F103拥有两个接收FIFO 0,1，每个具有三层深度。
Q1：可以设置FIFO深度吗，譬如每次我只需要一个深度，不需要三个接收深度可以吗？似乎没有类似的控制寄存器位可以设置。
Q2：三个深度具体的存储结构是什么，似乎官方材料里没有交代。
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譬如现在，1，2，3分别进入FIFO三个深度，FMP=0x03。在ARM内部这三个报文的存储地址是连续的吗？1被取出，则指针指向2的位置？还是1被取出，2赋值到1的位置呢？
假如此时FMP=0x01，那2和3深度内此时存储的是什么呢？上次的报文还是被清空了？
Q3：RFLM控制FIFO溢出后的处理，请问如上图假如锁定很好理解，报文4直接扔掉，假如未锁定呢？报文4是覆盖报文3还是报文1呢？
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1，应该不能设置。
2，FIFO完全由硬件管理，不受软件控制，手册只说了512字节的SRAM，具体在什么地方，我也不知道。FIFO的意思就是先入先出，先写的数据，读的时候就先出来，所以，你说的读是读1位置的...
FMP=0x01的时候，表明深度是1。2,3,没有数据。至于是不是晴空了，我就没有研究了，你可以自己试试。
3，应该是覆盖最后一个。
假设深度是3，那么下一个数据就覆盖3位置的数据...1，2还是保留的。具体待测试。
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MARK，CAN的FIFO三级深度在接收数据长度变化后未用到的FIFO是清空还是保留以前的值，确实需要注意，现在还不确定
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你可能喜欢用FPGA,FIFO,SDRAMz做数据缓存时，怎么确定FIFO的深度位宽和SDRAM的各项指标？数据传入传出的速度已知_百度知道->【Xilinx技术小组】
问题：XPS中使用axi fifo mm2s这个IP，可以正常收发数据，但是怎么设置TX和RX的fifo深度呢？目前采用默认配置，只是把TXD和RXD变为外置端口。
专家答复：按右键Configure IP有FIFO深度的选项。
在MPD中，对应的参数是这样定义的
PARAMETER C_TX_FIFO_DEPTH = 512, DT = INTEGER, RANGE = (512,96)
PARAMETER C_RX_FIFO_DEPTH = 512, DT = INTEGER, RANGE = (512,96)
所以如果在图形界面中定义了除默认值以外的深度，在MHS中会写出来的。
问题：在图形界面中我只找到了 write data fifo depth 和 read data fifo depth 这两个选项，你是指的这个么？
这里面可选0.32.512三种和MPD中给出的range不一样，而且默认是0(none)，指的是什么意思呢?
专家答复：的确是这样，图形界面中的深度选择只是AXI Interconnect的FIFO，而不是IP本身的FIFO。
要设置IP本身的FIFO，需要在MHS中手动设置，比如：
PARAMETER C_TX_FIFO_DEPTH = 1024
PARAMETER C_RX_FIFO_DEPTH = 1024
设置后，参数会传递到hdl/system_axi_fifo_mm_s_0_wrapper.vhd, 并最终传递到真正的IP。

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